SLVS-EC（Scalable Low Voltage Signaling with Embedded Clock）は、イメージセンサー向けの高速インターフェース規格です。エンベデッドクロック方式を採用しているため、データとクロック間のスキューを調整する必要がなく、高速・長距離伝送が求められるアプリケーションに最適です。
SLVS-ECインターフェース受信IP “SLVS-EC RX IP“ は、SLVS-EC信号をFPGAの高速トランシーバーを経由して受信したバイトデータから、画像情報及び画像データのデコードして出力します。RAM、ROM、PLLの使用を最小限に抑える Verilog-HDL構文で設計されています。そのため、SLVS-EC RX IPは様々なFPGAデバイスに適用可能な上、レジスタやLUTの使用量も少ない特長があります。画像処理には多くのRAMやロジックが必要ですが、SLVS-EC RXのリソース使用量が少ないため、空きリソースをシステムの主機能に活用することが可能となります。
特徴
- SLVS-EC Specification：v2.0/3.0/3.1準拠
- Baud Grade：1、2、3、4、5 （最大 12.5Gbps）
- Pixel Data：8、10、12、14、16bit
- Number of Lanes：1、2、4、6、8
- CRC：対応 （On/Off切替可）
- ECC：オプション
- Multiple Stream：非対応
対応デバイス
- AMD UltraScale+ （Zynq,Vertex,Kintex）
- Altera Agilex7（M/I/F Series）
その他のデバイスは、現在検証中
リソース使用量
8Lane/GCC 構成時 (高速トランシーバー含まず)
| AMD UltraScale+ | Altera Agilex7 | |
| Register | 22,458 | 24,261 |
| LUT | 25,736 | 19,728 |
| Block RAM | 16 | 48 |
入出力信号一覧
| 信号名 | I/O | Bit幅 | 説 明 |
| I_RESET_N | IN | 1 | IPリセット |
| I_CLR | IN | 1 | Align Lockクリア |
| I_USER_CLK | IN | 1 | LINKレイヤ クロック |
| I_CLK <0:7> | IN | 8 | CDRクロック (Lane0-7) |
| I_DT0 <0:7> [79:0] | IN | 640 | Lane データ (Lane0-7) |
| I_LANE_SEL [2:0] | IN | 3 | レーン数設定 |
| I_BIT_SEL [2:0] | IN | 3 | RAW Pixelデータ形式設定 |
| I_LINE_LENGTH [12:0] | IN | 13 | 1Lineのpixel数設定 |
| I_CRC_ON | IN | 1 | パケットFooter（CRC）有効設定 |
| I_ENCODE_MODE | IN | 1 | エンコード設定 (10b8b or GCC) |
| I_MSB_LSB_CHG | IN | 1 | 入力データ反転設定 (MSB or LSB First) |
| O_STANDBY_DET | OUT | 1 | Standby Detect通知 |
| O_READY <0:7> | OUT | 1 | Ready状態通知 (Lane0-7) |
| O_BUF_FULL <0:7> | OUT | 1 | レーン間デスキュー バッファオーバーフロー (Lane0-7) |
| O_DS_TIM_OV <0:7> | OUT | 1 | レーン間デスキュー待ち時間満了 (Lane0-7) |
| O_CODE_ERR <0:7> | OUT | 1 | 8B10B Code Error検出 (Lane0-7) |
| O_RD_ERR <0:7> | OUT | 1 | 8B10B Running Disparity Error検出 (Lane0-7) |
| O_BK_PTY_ERR <0:7> | OUT | 1 | GCC Block Parity Error検出 (Lane0-7) |
| O_HD_INFO <47:0> | OUT | 48 | パケットHeader情報 |
| O_HDCRC_ERR | OUT | 1 | パケットHeader CRCエラーフラグ |
| O_EMB_LINE | OUT | 1 | Embedded情報ラインフラグ （パケットHeader ） |
| O_FRAME_START | OUT | 1 | フレームスタートフラグ （パケットHeader ） |
| O_FRAME_END | OUT | 1 | フレームエンドフラグ （パケットHeader ） |
| O_LINE_VALID | OUT | 1 | LINE有効フラグ （パケットHeader ） |
| O_LINE_NUM <12:0> | OUT | 13 | ライン番号（パケットHeader ） |
| O_DATA_ID <3:0> | OUT | 4 | データID（パケットHeader ） |
| O_CRC_ERR | OUT | 1 | パケット CRCエラーフラグ |
| O_SOL | OUT | 1 | ラインスタートフラグ |
| O_EOL | OUT | 1 | ラインエンドフラグ |
| O_LINE_EN | OUT | 1 | ライン有効フラグ |
| O_DT_EN | OUT | 1 | データ有効フラグ |
| O_DT_<0:63> [15:0] | OUT | 16 | Pixelデータ0～63 |
実機評価
SLVS-EC RX IPを自社開発ボードやFPGAベンダー評価ボードに組み込み、CMOS イメージセンサーからのデータを処理してディスプレイに表示するシステム（製品評価）を構築しています。
提供物
- 暗号化RTL （Verilog-HDL）※
- シミュレーション環境 （QuestaSim or VCS）
- ユーザーガイド
※暗号化は各 FPGA ベンダーのコンパイラによって実行されるため、FPGA ベンダー毎に個別に提供されます。
SLVS-EC RX IP販売及び、搭載したFPGA/ASIC、ボード開発も承ります。
お気軽にお問い合わせください。